dds信号发生器verilog代码

以下是一个简单的 DDS（Direct Digital Synthesizer）信号发生器的Verilog代码：

module dds(
    input clk, //时钟信号
    input rst, //复位信号
    output reg signed [15:0] sine_out //正弦波输出
);

//定义寄存器
reg [31:0] phase_acc;
reg [31:0] tuning_word;
reg [31:0] delta_phase;

//定义常量
parameter CLK_FREQ = 50_000_000; //时钟频率
parameter DELTA_PHASE_WIDTH = 32; //delta_phase的宽度
parameter TUNING_WORD_WIDTH = 32; //tuning_word的宽度
parameter PHASE_ACC_WIDTH = 32; //phase_acc的宽度
parameter SAMPLE_RATE = 100_000; //采样率
parameter FREQ = 1_000; //输出频率

//计算tuning_word和delta_phase的值
assign tuning_word = (2**TUNING_WORD_WIDTH * FREQ) / SAMPLE_RATE;
assign delta_phase = (2**DELTA_PHASE_WIDTH * FREQ) / CLK_FREQ;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        phase_acc <= 0;
    end else begin
        phase_acc <= phase_acc + delta_phase;
    end
end

//计算正弦波输出
always @(posedge clk or posedge rst) begin
    if (rst) begin
        sine_out <= 0;
    end else begin
        sine_out <= $signed($sin(phase_acc[TUNING_WORD_WIDTH-1:0]));
    end
end

endmodule

这个DDS信号发生器使用一个32位的相位累加器（phase_acc）和一个32位的调谐字（tuning_word）来生成一个正弦波输出。通过调整tuning_word的值，我们可以改变输出频率。这个DDS信号发生器的输出频率是固定的，但我们可以通过调整delta_phase的值来改变输出频率。