1. 设计单周期CPU的基本模块：PC：module pc(pc,clock,reset,npc); output [31:0] pc; input clock; input reset; input [31:0] npc; 注意：1.clock上升沿有效，reset低电平有效； 2. reset信号有效时，pc复位为0x0000_3000；采用同步复位。 IM：module im(instruction,pc); output [31:0] instruction; input [31:0] pc; reg [31:0] ins_memory[1023:0]; //4k指令存储器 说明：im模块的输入pc为32位，但指令存储器只有4kB大小，所以取指令时只取pc的低12位作为地址。 GPR：module gpr(a,b,clock,reg_write,num_write,rs,rt,data_write); output [31:0] a; output [31:0] b; input clock; input reg_write; input [4:0] rs; //读寄存器1 input [4:0] rt; //读寄存器2 input [4:0] num_write; //写寄存器 input [31:0] data_write; //写数据 reg [31:0] gp_registers[31:0]; //32个寄存器 提示：gp_registers[0] 永远等于0 ALU：module alu(c,a,b); output [31:0] c; input [31:0] a; input [31:0] b; 说明：目前只是实现 + 功能。其他功能和输入输出信号根据需要慢慢添加。 2. 按照addu指令的功能把基本模块进行连接，形成一个能执行addu指令的单周期CPU。利用实现的各个基本模块，实现一个能执行addu指令的 单周期CPU。顶层模块定义如下： module s_cycle_cpu(clock,reset); //输入 input clock; input reset; 说明：各模块的实例化命名必须按照如下规则：如pc模块实例命名为：PC。 3. 使单周期CPU支持R型指令。

在单周期CPU中支持R型指令，需要新增以下模块：

1. 控制单元模块（control unit）：该模块根据指令的opcode和funct字段，控制CPU中的各个模块的操作。控制单元的输出包括：

- alu_op：ALU操作码，用于控制ALU模块的操作。
- reg_write：写寄存器使能信号。
- reg_dest：写寄存器目的寄存器地址。
- alu_src：第二个操作数的来源，可以是立即数或者第二个寄存器。
- pc_src：下一条指令地址的来源，可以是加4或者跳转目标地址。

控制单元的输入包括指令的opcode和funct字段。

2. 寄存器文件模块（register file）：该模块用于读取和写入寄存器的值。新增的输入信号包括：

- reg_write：写使能信号。
- reg_dest：写目标寄存器地址。
- data_write：写入的数据。

新增的输出信号包括：

- rs_val：第一个操作数的值。
- rt_val：第二个操作数的值。

3. ALU模块：新增的操作码包括addu、subu、and、or和slt。同时，需要支持无符号加法和减法操作。

4. 扩展模块（sign extend）：该模块用于将16位的立即数扩展为32位。

在顶层模块s_cycle_cpu中，需要实例化以上新增的模块，并修改模块间的连接方式，以支持R型指令。同时，需要修改IM模块，以支持读取32位指令。