parameter maxcnt = 50000;// 周期：50000*2/100M reg[18:0] divclk_cnt = 0;//分频计数器 reg divclk = 0;//分频后的时钟 always @ (posedge clk) begin if(divclk_cnt == maxcnt) begin divclk = ~divclk; divclk_cnt = 0; end else begin divclk_cnt = divclk_cnt + 1'b1; end end

这段 Verilog 代码实现了一个简单的时钟分频模块。其中，maxcnt 是参数，用来设置分频的最大计数值。divclk_cnt 是一个寄存器，用来计数，当它的值等于 maxcnt 时，divclk 寄存器的值取反，然后 divclk_cnt 清零，从而实现分频的功能。具体来说，这段代码在时钟上升沿的时候被触发，判断 divclk_cnt 是否等于 maxcnt，如果是，则将 divclk 取反，并将 divclk_cnt 清零；否则，divclk_cnt 加 1。这样，当输入时钟信号的周期达到 maxcnt*2 时，输出的信号的周期才会变化一次。