编写IIC总线控制器的Verilog代码：IIC总线控制器是FPGA内部的模块，负责控制IIC总线接口电路的数据传输和处理。

以下是一个简单的IIC总线控制器的Verilog代码：

module i2c_controller (
    input clk,
    input resetn,
    input start,
    input stop,
    input [7:0] data_in,
    output reg [7:0] data_out,
    output reg ack,
    output reg busy
);

parameter IDLE = 2'b00;
parameter START = 2'b01;
parameter WRITE = 2'b10;
parameter READ = 2'b11;

reg [1:0] state;
reg [7:0] data;
reg [2:0] count;
reg scl;
reg sda;
reg sda_out;

assign busy = (state != IDLE);

always @(posedge clk or negedge resetn) begin
    if (!resetn) begin
        state <= IDLE;
        count <= 0;
        ack <= 1'b0;
        data_out <= 8'h00;
        sda_out <= 1'b1;
        sda <= 1'bz;
        scl <= 1'b1;
    end
    else begin
        case (state)
            IDLE:
                if (start) begin
                    state <= START;
                    count <= 0;
                    sda_out <= 1'b0;
                end
            START:
                begin
                    sda <= sda_out;
                    scl <= 1'b0;
                    if (!scl) begin
                        if (count == 7) begin
                            state <= WRITE;
                            count <= 0;
                        end
                        else begin
                            count <= count + 1;
                            sda_out <= data[7-count];
                        end
                    end
                end
            WRITE:
                begin
                    sda <= sda_out;
                    scl <= 1'b0;
                    if (!scl) begin
                        if (count == 7) begin
                            state <= READ;
                            count <= 0;
                            sda_out <= 1'b1;
                            sda <= 1'bz;
                        end
                        else begin
                            count <= count + 1;
                            sda_out <= data[7-count];
                        end
                    end
                end
            READ:
                begin
                    sda <= sda_out;
                    scl <= 1'b0;
                    if (!scl) begin
                        if (count == 7) begin
                            state <= IDLE;
                            count <= 0;
                        end
                        else begin
                            count <= count + 1;
                            data_out[count] <= sda;
                        end
                    end
                end
        endcase
    end
end

always @(posedge clk or negedge resetn) begin
    if (!resetn) begin
        data <= 8'h00;
    end
    else begin
        case (state)
            START, WRITE:
                begin
                    ack <= !sda;
                    data <= {data[6:0], sda};
                end
            READ:
                begin
                    ack <= 1'b0;
                    data <= {data[6:0], 1'b0};
                end
            default:
                ack <= 1'b0;
        endcase
    end
end

endmodule

该IIC总线控制器有4个输入和3个输出：

- 输入：时钟信号（`clk`）、复位信号（`resetn`）、开始信号（`start`）和停止信号（`stop`）。
- 输出：数据输出（`data_out`）、应答信号（`ack`）和忙碌信号（`busy`）。

该控制器使用`state`寄存器来记录当前状态，使用`count`寄存器来记录当前位数，使用`scl`寄存器来控制SCL信号，使用`sda`寄存器来读取或写入SDA信号，使用`sda_out`寄存器来输出SDA信号。在时钟上升沿时，根据当前状态来更新控制器的行为。在始终上升沿时，根据当前状态和SDA信号来更新控制器的数据。