如何在Verilog设计中实现一个可调占空比的信号发生器，并编写相应的测试用例来验证其功能?

在Verilog设计中，实现一个可调占空比的信号发生器通常会涉及组合逻辑、模块化和参数化设计。以下是一个简单的步骤说明：

1. **模块定义**:
- 创建一个名为`duty_cycle_generator`的模块，它包含输入参数如`clk` (系统时钟) 和 `duty_cycle` (占空比，通常是0到1之间的一个实数，代表高电平持续时间相对于周期的比例)。

module duty_cycle_generator (
    input wire clk,
    input real duty_cycle,
    output wire signal_out
);

2. **计数器和比较器**:
- 使用寄存器或者移位寄存器来模拟一个频率可以根据`clk`周期变化的脉冲宽度调制（PWM）。将`duty_cycle`乘以`clk`的频率作为目标宽度。
- 设计一个比较器来检查当前计数值是否达到预设的周期长度。

3. **比例调整**:
- 根据`duty_cycle`计算出高电平持续的时间，并用此时间来控制一个延迟线，生成占空比对应的信号。

reg [n:0] pulse_width = duty_cycle * clk_period; // n取决于需要的精度
always @(posedge clk) begin
    if (counter == pulse_width) begin
        signal_out <= ~signal_out;
        counter <= 0;
    end else begin
        counter <= counter + 1;
    end
end

4. **测试用例**:
- 编写单元测试用例，包括各种不同的`duty_cycle`值，例如0（低频方波），0.5（标准占空比正弦波），1（高频率方波）等。
- 验证`signal_out`波形是否按照期望的占空比变化。
- 检查在极端条件下，比如`duty_cycle`超过1或小于0，信号输出是否正常。

testbench begin
    initial begin
        $dumpfile("output.vcd");
        $dumpvars(0, duty_cycle_generator);
        
        clk_gen #(.period(10)) clk;
        dut <| .clk(clk), .duty_cycle(0.5); // 测试用例
        
        forever begin
            #5; // 触发一次周期
            #50; // 长于最长计数周期的等待，确认计数器稳定
            $display("Duty Cycle: %f, Signal Output: %b", dut.duty_cycle, dut.signal_out);
            #10; // 稳定观察一段时间
        end
    end
    
    // 更多测试用例...
end