请给出一个可在ise软件上运行的可测量三档频率范围的数字式频率计数器的verilog代码，档位分别为：1,1—999Hz;2,0.01KHz-9.99KHz;3, 0.1KHz-99.9KHz

在Verilog HDL中，编写一个可测量不同频率范围的数字式频率计数器需要几个模块和一些条件分支来处理不同的档位。这是一个简化示例，假设我们使用分频器和计数器模块，并将其封装在一个名为`FrequencyCounter`的行为级描述：

module FrequencyCounter(
    input wire clk,      // 主时钟输入
    input wire reset,     // 外部复位信号
    input wire select,    // 选择档位输入
    input wire freq_in,   // 输入频率信号
    output reg [15:0] count // 输出当前计数值，代表测量的周期数
);

// 档位选择寄存器
reg [1:0] frequencyRange;

// 分频器模块
module Divider(
    input wire clk,
    input wire reset,
    input wire in,
    output reg [15:0] out
);
...
endmodule

// 计数器模块
module Counter(
    input wire clk,
    input wire reset,
    input wire enable,
    input wire count_in,
    output reg [15:0] count_out
);
...
endmodule

// 频率计数器主体
always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
        frequencyRange <= 2'b00;  // 默认第一档
    end else if (select == 1'b0) begin
        // 第一档：1 - 999 Hz
        if (frequencyRange == 2'b00) begin
            // 使用低分辨率计数器
            divider_1.reset <= ~reset;
            divider_1.enable <= freq_in ? 1'b1 : 1'b0;
        end else begin
            // 未设置，忽略
        end
    end else if (select == 1'b1) begin
        // 第二档：0.01 kHz - 9.99 kHz
        if (frequencyRange == 2'b01) begin
            // 使用中等分辨率计数器
            divider_2.reset <= ~reset;
            divider_2.enable <= freq_in ? 1'b1 : 1'b0;
        end else begin
            // 未设置，忽略
        end
    end else if (select == 1'b2) begin
        // 第三档：0.1 kHz - 99.9 kHz
        if (frequencyRange == 2'b10) begin
            // 使用高分辨率计数器
            divider_3.reset <= ~reset;
            divider_3.enable <= freq_in ? 1'b1 : 1'b0;
        end else begin
            // 未设置，忽略
        end
    end else begin
        // 错误的档位选择，忽略
    end
    case (frequencyRange)
        2'b00: count <= divider_1.count_out;
        2'b01: count <= divider_2.count_out;
        2'b10: count <= divider_3.count_out;
    endcase
end

// 省略divider模块的具体实现...

endmodule