verilog流水灯左移右移

Verilog代码如下，实现了一个流水灯的左移和右移：

module shift_lights(
  input clk,
  input rst,
  output reg [7:0] leds
);

reg [7:0] shift_reg;
reg dir;

always @ (posedge clk) begin
  if (rst) begin
    shift_reg <= 8'b00000001; // 初始化为00000001
    dir <= 1'b1; // 初始化为右移
  end
  else begin
    if (dir) begin // 右移
      if (shift_reg == 8'b10000000)
        dir <= 1'b0;
      else
        shift_reg <= {shift_reg[6:0], shift_reg[7]};
    end
    else begin // 左移
      if (shift_reg == 8'b00000001)
        dir <= 1'b1;
      else
        shift_reg <= {shift_reg[1:7], shift_reg[0]};
    end
  end

  leds <= shift_reg;
end

endmodule

在Verilog代码中，我们使用一个8位的寄存器 `shift_reg` 来存储当前流水灯的状态，使用一个单比特的寄存器 `dir` 来保存移动方向（0表示左移，1表示右移）。在时钟的上升沿触发时，我们根据当前的移动方向进行左移或右移操作。当移动到最左端或最右端时，我们改变移动方向。最后将 `shift_reg` 输出到输出端口 `leds` 上。