设计一个判决器，它支持8个人表决，每个人的表决采用10分制，表决平均<阈值（6分）为不合格，>=8为优秀，6~8之间为合格。 判决器端口定义如下：

下面是一个 Verilog 代码实现该判决器的模块：

module decider(
    output reg [1:0] result,
    input [9:0] in [0:7]
    );
    
    reg [31:0] total = 0;
    reg [2:0] count = 0;
    
    always @* begin
        total = 0;
        count = 0;
        for (int i = 0; i < 8; i=i+1) begin
            total = total + in[i];
            if (in[i] >= 6) count = count + 1;
        end
    end
    
    always @ (count or total) begin
        if (count == 0 || total/count < 6) result = 0; //不合格
        else if (total/count >= 8) result = 2; //优秀
        else result = 1; //合格
    end
endmodule

该模块的端口定义稍有不同，使用了一个数组来定义 8 个输入信号。在 always 块中，使用一个 for 循环对输入信号进行累加，同时计算大于等于 6 的输入信号的个数。最后根据 count 和 total/count 的值来判断输入信号是否合格或优秀，最终输出相应的结果。