用verilog语言写hex2dec

好的，以下是一个简单的Verilog代码实现将4位十六进制数转换为十进制数：

module hex2dec(
    input [3:0] hex,
    output reg [3:0] dec
);

always @(*) begin
    case(hex)
        4'h0: dec = 4'h0;
        4'h1: dec = 4'h1;
        4'h2: dec = 4'h2;
        4'h3: dec = 4'h3;
        4'h4: dec = 4'h4;
        4'h5: dec = 4'h5;
        4'h6: dec = 4'h6;
        4'h7: dec = 4'h7;
        4'h8: dec = 4'h8;
        4'h9: dec = 4'h9;
        4'ha: dec = 4'hA;
        4'hb: dec = 4'hB;
        4'hc: dec = 4'hC;
        4'hd: dec = 4'hD;
        4'he: dec = 4'hE;
        4'hf: dec = 4'hF;
        default: dec = 4'h0;
    endcase
end

endmodule

这个模块接受一个4位的十六进制输入`hex`，并将它转换为4位的十进制输出`dec`。`case`语句将每个十六进制输入值映射到对应的十进制输出值。如果输入值不是有效的十六进制数，则默认输出0。