在vhdl写(异步复位和同步加载十进制加法计数器)改写成一异步清0，同步时钟使能和异步数据加载型8位二进制加法计数器的代码

在 VHDL 中，设计一个异步清零、同步使能和异步数据加载的8位二进制加法计数器，你需要定义实体（entity）和结构体（architecture）。这里是一个简化的示例，假设我们使用的是四变量线形反馈移位寄存器（T Flip-Flop）作为基本构建块：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity binary_counter is
    Port (
        clk : in STD_LOGIC;    -- 同步时钟输入
        rst : in STD_LOGIC;    -- 异步复位输入
        din : in STD_LOGIC_VECTOR(7 downto 0); -- 异步数据输入
        en : in STD_LOGIC;     -- 同步使能输入
        q : out STD_LOGIC_VECTOR(7 downto 0)    -- 计数器输出
    );
end binary_counter;

architecture Behavioral of binary_counter is
begin
    process(clk, rst, en)
    begin
        if (rst = '1') then   -- 异步清零
            q <= "00000000";
        elsif (en = '1' and rising_edge(clk)) then -- 同步使能，上升沿触发
            q <= din + q(7 downto 1); -- 加法操作
        end if;
    end process;
end Behavioral;