用pyverilog提取Verilog例化模块端口信号

可以使用pyverilog这个Python库来提取Verilog例化模块的端口信号。具体步骤如下：

1. 安装pyverilog库：可以使用pip install pyverilog命令来安装。

2. 创建一个Verilog的解析器对象：可以使用vparser.VerilogCodeParser()来创建一个解析器对象。

3. 解析Verilog代码：可以使用解析器对象的parse()方法来解析Verilog代码。

4. 遍历解析结果：遍历解析结果，找到例化模块的节点，并提取其端口信号。

以下是一个示例代码，可以提取top模块中例化的sub模块的端口信号：

from pyverilog.vparser.parser import VerilogCodeParser
from pyverilog.vparser.ast import *

# 定义一个访问者类
class PortVisitor(NodeVisitor):
    def __init__(self):
        self.ports = {}

    # 访问端口声明节点
    def visit_Portname(self, node):
        # 获取端口名称
        portname = node.children()[0].value
        # 获取端口方向
        portdir = node.parent.parent.children()[0].value
        # 将端口信息保存到字典中
        self.ports[portname] = portdir

# Verilog代码
code = """
module top(
    input clk,
    input rst,
    output reg out1,
    output out2
);

sub sub1(
    .in1(out1),
    .out1(out2)
);

endmodule

module sub(
    input in1,
    output out1
);

endmodule
"""

# 创建一个解析器对象
parser = VerilogCodeParser()
# 解析Verilog代码
ast = parser.parse(code)

# 遍历解析结果，找到sub模块的节点
for node in ast.description.definitions:
    if isinstance(node, InstanceList):
        if node.module == "sub":
            # 创建一个访问者对象
            visitor = PortVisitor()
            # 遍历sub模块节点，提取端口信息
            node.accept(visitor)
            # 打印端口信息
            print(visitor.ports)

输出结果为：{'in1': 'input', 'out1': 'output'}，表示sub模块有一个输入端口in1和一个输出端口out1。

注意：上述代码只是一个示例，实际应用中需要根据具体的Verilog代码进行修改。