vivado查看管脚

### 如何在Vivado中查看FPGA管脚分配

#### 使用 Vivado I/O Planning 工具
通过 Vivado 的图形界面中的I/O规划器（I/O Planner），可以直观地看到 FPGA 芯片上不同 Bank 中的引脚分布及其属性。这有助于理解哪些引脚可以用作通用输入输出 (GPIO)，以及哪些被预留用于特殊功能，如电源或时钟信号[^1]。

#### 利用 XDC 文件管理引脚配置
对于具体的引脚定义和约束设置，则通常是在外部设计约束文件(XDC)里完成。当加载了一个项目之后，在源代码浏览器(Source Explorer)下的Constraints节点展开可以看到当前项目的XDC文件列表。双击任何一个XDC文件即可编辑其内容来指定物理位置约束(LOC),方向(INOUT, INPUT 或 OUTPUT),驱动强度等参数[^3]。

#### 查询综合报告获取详细信息
另外一种方法是从综合后的报告中获得更详细的引脚映射情况。一旦完成了RTL级到网表级别的转换过程并进行了初步布局布线后,Vivado会自动生成一份名为`utilization_placed.rpt`的资源利用率报表；这份文档不仅包含了逻辑单元占用率统计还记录了实际使用的全部外设接口连接状况——即所谓的“Pin-Out”。用户可以通过菜单栏依次点击 `Reports -> Report Utilization` 来访问此选项，并从中找到关于已用与未用端口的相关描述[^2]。

# 打开利用率为放置生成的报告
vivado -mode batch -source run_me.tcl -tclargs -report utilization_placed.rpt