verilog使用数组的形式重复例化

Verilog中可以使用`generate`语句来重复例化模块。在`generate`语句中，可以使用`for`循环语句和数组来重复例化模块。以下是一个使用数组的形式重复例化模块的例子：

module my_module #(parameter WIDTH = 8) (
    input clk,
    input rst,
    input [WIDTH-1:0] in,
    output [WIDTH-1:0] out
);

    // 定义一个数组，用于存储模块实例名
    genvar i;
    generate
        // 使用 for 循环语句和数组重复例化模块
        for (i = 0; i < WIDTH; i = i + 1) begin
            // 给每个模块实例命名，使用数组下标作为后缀
            my_module_inst #( .WIDTH(1) ) inst (
                .clk(clk),
                .rst(rst),
                .in(in[i]),
                .out(out[i])
            );
        end
    endgenerate

endmodule

在上面的例子中，我们使用一个`for`循环语句和一个长度为`WIDTH`的数组来重复例化`my_module_inst`模块。每个模块实例都使用数组下标作为后缀来命名，并且每个实例只连接了`in[i]`和`out[i]`这两个信号。这样就可以实现一个带有多个输入和输出端口的模块了。