用Verilog编写组合逻辑电路3-8译码器

以下是Verilog编写的3-8译码器的代码：

module decoder_3to8(input [2:0] i, output reg [7:0] o);

always @(*)
begin
    case(i)
        3'b000: o = 8'b00000001;
        3'b001: o = 8'b00000010;
        3'b010: o = 8'b00000100;
        3'b011: o = 8'b00001000;
        3'b100: o = 8'b00010000;
        3'b101: o = 8'b00100000;
        3'b110: o = 8'b01000000;
        3'b111: o = 8'b10000000;
        default: o = 8'b00000000;
    endcase
end

endmodule

该代码中，输入信号i为3位二进制编码，输出信号o为8位二进制编码。根据输入信号的不同，输出信号的不同位上的值为1，其余位上的值为0，实现了3-8译码器的功能。