用vivado设计一个数字逻辑模块，该模块包含三个4位输入端口(a,b,c)和一个1位输入端口(clk)，以及两个4位输出端口(d,e)。 当clk信号的上升沿到来时，模块应输出d为输入a、b、c中的最大值，输出e为输入a、b、c中的最小值。

在Vivado环境下设计这样一个数字逻辑模块，你需要创建一个HDL (Hardware Description Language) 设计，比如Verilog或SystemVerilog。这里是一个基本的Verilog代码示例，展示了如何实现这个功能：

module logic_module (
    input wire clk,
    input [3:0] a, b, c,
    output reg [3:0] d, e
);

// 保持触发器，存储上一次clk上升沿的状态
reg prev_clk;

always @(posedge clk or posedge prev_clk) begin
    // 当有新的clk上升沿时，开始比较操作
    if (prev_clk == 0 && clk == 1) begin
        // 比较a、b、c的值，并将最大值赋给d，最小值赋给e
        d = max(a, max(b, c));
        e = min(a, min(b, c));

        // 更新prev_clk以便下一次比较
        prev_clk = clk;
    end
end

endmodule

在这个模块中，我们使用了保持触发器`prev_clk`来检测时钟的上升沿。每当时钟从低变高，我们就对比当前的a、b、c值，并更新d和e的结果。