FPGA single ended

FPGA single-ended输入是指将一个信号线与地连接，然后将信号的电压与地相比较的输入模式。与差分输入相比，单端输入有一些缺点，例如需要两倍数量的线，并且可能存在接地的相关问题。但是，如果信号线较短、相互之间较近且信号幅值小于100mV，使用单端输入模式可能是可行的。在使用差分输入模式时，可以将其中一根信号线（通常是输入端）短路连接到V输入上，以实现在单端输入模式下使用差分输入的功能。这样，差分输入就可以提供两种模式供选择。

在使用Vivado编写串口时，遇到了[DRC IOSTDTYPE-1] IOStandard Type: I/O port sys_clk is Single-Ended but has an IOStandard of DIFF_SSTL15 which can only support Differential报错。这个报错是因为IOStandard类型是DIFF_SSTL15，只能支持差分输入，但是sys_clk 是单端输入。要解决这个问题，可以修改IOStandard类型为适合单端输入的类型，或者使用差分输入模式来接收sys_clk信号。

使用单端输入模式可以解决一些问题，尤其是当信号电压不太大，不会导致处理不了的情况下，可以得到与接地无关的测量值。<span class="em">1</span><span class="em">2</span><span class="em">3</span>
#### 引用[.reference_title]
- *1* *3* [单端（Single-Ended）模式与差分（Differential）模式的区别](https://blog.csdn.net/qq_34447192/article/details/101208745)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"]
- *2* [[学习笔记-FPGA]Vivado出现信号差分问题](https://blog.csdn.net/nuizaihenmang/article/details/124948475)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"]
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