在eda中，已知端口数据类型均为STD_LOGIC,三个输入端口名为D0、D1和S，输出端口名为DoUT； 实体名为:MUX21s 要求写出结构完成的VHDL程序。

在VHDL中，你可以编写一个名为`MUX21s`的实体（entity），用于创建一个2:1选择器，它有三个输入（D0、D1）和一个选择信号S，以及一个输出DoUT。以下是基本的VHDL结构体（architecture）代码：

library IEEE;
use IEEE.STD_LOGICS_1164.ALL;

entity MUX21s is
    Port (
        D0 : in STD_LOGIC;
        D1 : in STD_LOGIC;
        S  : in STD_LOGIC;
        DoUT : out STD_LOGIC
    );
end MUX21s;

architecture Behavioral of MUX21s is
begin
    -- 数据选择逻辑
    Process(S)
    begin
        if S = '0' then
            DoUT <= D0; -- 当S为0时，输出D0
        elsif S = '1' then
            DoUT <= D1; -- 当S为1时，输出D1
        else -- 如果S不是0或1，通常这是一个错误状态，可以设置默认值
            DoUT <= 'Z'; -- 或者报错信号
        end if;
    end process;
end Behavioral;

这个实体首先声明了输入端口`D0`、`D1`和`S`以及输出端口`DoUT`，然后在行为架构（Behavioral architecture）中定义了一个进程（process）来处理选择逻辑。当`S`等于0时，输出来自`D0`；当`S`等于1时，输出来自`D1`。如果`S`既不是0也不是1，则通常设置为一个无效或错误状态。