用VHDL语言设计十进制计数器

下面是一个简单的十进制计数器的VHDL代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity decimal_counter is
    Port ( clk : in STD_LOGIC;
           reset : in STD_LOGIC;
           count : out STD_LOGIC_VECTOR (3 downto 0));
end decimal_counter;

architecture Behavioral of decimal_counter is

    signal counter : unsigned(3 downto 0);

begin

    process(clk, reset)
    begin
        if reset = '1' then
            counter <= (others => '0');
        elsif rising_edge(clk) then
            if counter = "1001" then
                counter <= (others => '0');
            else
                counter <= counter + 1;
            end if;
        end if;
    end process;

    count <= std_logic_vector(counter);

end Behavioral;

这个计数器使用了一个 `unsigned` 类型的信号 `counter` 进行计数，并将其转换为 `std_logic_vector` 类型的 `count` 输出。在每个时钟上升沿时，如果 `counter` 的值为 9，则将其重置为 0；否则将其加 1。计数器还包括一个异步重置信号 `reset`，当 `reset` 为 '1' 时，计数器将被重置为 0。