使用vivado18.3设计一个 1s时间间隔的计时器，计时到1s时进行输出翻转，给出设计代码和仿真代码。（时序逻辑）

在Vivado 18.3中设计一个基于Verilog HDL的1秒定时器，我们可以创建一个组合逻辑电路，包括触发器、计数器以及状态机来控制输出信号。这里是一个简单的示例：

module counter_timer(
    input wire clk,      // 主时钟输入
    input wire reset,     // 外部复位信号
    output reg [7:0] count,   // 计数器寄存器
    output reg timer_done   // 完成标志
);

reg [1:0] state;  // 状态机状态
always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
        state <= 0;  // 初始化状态
    end else if (state == 0) begin
        // 当计数器等于0，进入下一个状态
        if (count == 0) begin
            state = 1;
        end else begin
            count <= count - 1;  // 继续计数
        end
    end else if (state == 1) begin
        // 状态1持续1秒，计数器满后跳转回初始状态
        if (count == 8'd63) begin
            timer_done <= ~timer_done;  // 输出翻转
            state <= 0;
        end
    end
end

// 输出计数值（例如，每100us打印一次）
initial begin
    forever #100 $display("Count: %d", count);
end

endmodule

在这个例子中，我们假设主时钟`clk`频率足够高，能够达到1s的时间间隔。当计数器`count`从0递减到63（对应于1000 * 100us），`timer_done`输出会翻转。