verilog 生成随机数

在 Verilog 中生成随机数可以使用 $random 函数。该函数返回一个 32 位的随机数，可以通过位宽缩减得到所需的位宽。

以下是一个生成 8 位随机数的例子：

module testbench;
  reg [7:0] random_num;
  
  initial begin
    // 生成 8 位随机数
    random_num = $urandom;
    $display("Random number: %d", random_num);
  end
  
endmodule

需要注意的是，$random 函数的返回值在仿真过程中是确定的。如果需要每次仿真生成不同的随机数，可以使用系统时钟或其他外部信号作为种子。例如：

module testbench;
  reg [7:0] random_num;
  reg clk;
  
  initial begin
    clk = 0;
    // 将时钟作为种子
    $random(clk);
  end
  
  always #10 clk = ~clk;
  
  initial begin
    repeat(10) begin
      #100;
      random_num = $urandom;
      $display("Random number: %d", random_num);
    end
    $finish;
  end
  
endmodule

在此例子中，$random 函数的种子是 clk 信号，而 clk 信号每 10 个时间单位翻转一次，这样就可以保证每次仿真生成不同的随机数。