外部可持续输入的crc16 ccitt的verilog代码

以下是一个简单的 Verilog 实现，可以计算输入数据的 CRC16-CCITT 校验码。这个实现使用一个 16 位寄存器来存储中间结果，同时使用一个查找表来加速计算。

module crc16_ccitt(input clk, input rst, input [7:0] data_in, input valid_in,
                   output [15:0] crc_out, output valid_out);

  parameter WIDTH = 16;
  parameter POLY = 16'h1021;
  parameter INIT = 16'hFFFF;

  reg [WIDTH-1:0] crc_reg;
  reg [7:0] crc_table [0:255];
  reg [7:0] data_reg;
  reg valid_reg;

  integer i;

  // Generate CRC Table
  always @* begin
    for (i = 0; i < 256; i = i + 1) begin
      crc_table[i] = 8'h00;
      for (j = 0; j < 8; j = j + 1) begin
        if ((i & (1 << j)) != 0) begin
          crc_table[i] = crc_table[i] ^ (POLY >> j);
        end
      end
    end
  end

  // Reset
  always @(posedge clk) begin
    if (rst) begin
      crc_reg <= INIT;
      valid_reg <= 0;
    end
    else if (valid_in) begin
      data_reg <= data_in;
      crc_reg <= crc_table[crc_reg ^ data_reg];
      valid_reg <= 1;
    end
    else begin
      valid_reg <= 0;
    end
  end

  assign crc_out = crc_reg;
  assign valid_out = valid_reg;

endmodule

这个模块接受一个时钟信号 `clk` 和一个异步复位信号 `rst`，以及一个 8 位输入数据信号 `data_in` 和一个有效信号 `valid_in`。每当 `valid_in` 为高电平时，模块会将 `data_in` 输入到 CRC 计算中，并更新 CRC 寄存器的值。最后，模块输出 CRC 校验码 `crc_out` 和一个有效信号 `valid_out`，表示计算已经完成。

注意，这个实现使用了查找表以加速计算。CRC 表中的每个条目都是通过对每个可能的 8 位输入进行计算得到的。在计算过程中，模块将输入数据 `data_in` 与当前 CRC 寄存器的值进行异或，然后使用 CRC 表中相应的条目更新 CRC 寄存器的值。这个计算过程重复进行，直到所有输入数据都已经被处理完毕。