systemverilog union

SystemVerilog中的联合（union）是一种数据类型，它允许在相同的内存位置存储不同的数据类型。联合的大小取决于其最大成员的大小。下面是两个SystemVerilog联合的示例[^1]：

1. 示例1中的联合定义：

typedef union packed {
    logic [3:0] a;
    logic [1:0][1:0] b;
} union_type;

union_type my_union;

在这个例子中，联合类型`union_type`定义了两个成员变量`a`和`b`。`a`是一个4位的逻辑向量，`b`是一个2x2的逻辑矩阵。联合变量`my_union`可以存储`a`或`b`中的任意一个值。

2. 示例2中的联合定义：

typedef struct {
    bit [3:0] a1;
    bit a2;
} s_1;

typedef union {
    logic [7:0] b1;
    s_1 b2;
} union_type;

union_type my_union;

在这个例子中，联合类型`union_type`定义了两个成员变量`b1`和`b2`。`b1`是一个8位的逻辑向量，`b2`是一个结构体`s_1`。联合变量`my_union`可以存储`b1`或`b2`中的任意一个值。