Verilog半加器的源程序和测试程序

Verilog是一种硬件描述语言(HDL)，用于设计数字电路系统。半加器是一个基本的算术逻辑单元，它接收两个二进制位输入，并输出它们的和及进位信号。下面是一个简单的Verilog模块定义，用于实现半加器功能：

module half_adder (
    input wire A,  // 输入A
    input wire B,  // 输入B
    output reg sum, // 和（Sum）
    output wire carry_out // 进位输出
);
    assign sum = (A & B) | (~A & B); // 和的结果
    assign carry_out = (A ^ B);      // 进位结果
endmodule

在这个例子中，`A`和`B`是输入，`sum`是和的输出，`carry_out`是进位输出。

接下来是测试这个半加器的简单示例，使用了Verilog的测试模块（testbench）：

module test_half_adder;
    include "half_adder.v" // 引入半加器模块

    // 创建半加器实例并连接仿真信号
    half_adder halfAdder (
        .A(A_in), .B(B_in), .sum(Sum_out), .carry_out(Carry_out)
    );

    // 测试数据
    wire [1:0] inputs = {0, 0}, expected_sum = 0, expected_carry = 0;
    wire [1:0] outputs;

    // 仿真循环，给输入赋值并检查输出是否符合预期
    initial begin
        #5 $monitor("Inputs: %b, %b, Sum: %b, Carry: %b", A_in, B_in, Sum_out, Carry_out);

        A_in <= inputs[0];   // 修改输入
        #1
        B_in <= inputs[1];

        // 检查结果
        if (outputs != {expected_sum, expected_carry}) $error("Half Adder Test Failed");

        // 更换其他测试组合
        // ...
        $finish;
    end
endmodule