vhdl std_logic_vector 加法

std_logic_vector加法在VHDL中是通过使用`ieee.numeric_std`库中的`unsigned`数据类型来完成的。可以使用`&`运算符将两个`std_logic_vector`相加。下面是一个示例的代码片段：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity adder is
    port (
        a, b: in std_logic_vector(3 downto 0);
        sum: out std_logic_vector(3 downto 0)
    );
end entity adder;

architecture rtl of adder is
begin
    sum <= std_logic_vector(unsigned(a) + unsigned(b));
end architecture rtl;

在上面的代码中，`std_logic_vector`类型的信号`a`和`b`被转换为`unsigned`类型，并使用`+`运算符进行相加。然后，通过使用`std_logic_vector`函数将结果转换回`std_logic_vector`类型，并赋值给`sum`信号。