基于fpga的数字频率计的代码

下面是一个基于FPGA的数字频率计的Verilog代码示例：

module freq_counter(
  input clk,       // 输入时钟信号
  input reset,     // 复位信号
  input signal_in, // 要测量的信号输入
  output reg [31:0] freq_out // 测量得到的频率输出
);

reg [31:0] count_signal; // 用于计数的信号计数器
reg [31:0] count_clk;    // 用于计数时钟的计数器
reg [31:0] freq;         // 存储测量得到的频率

always @(posedge clk or posedge reset) begin
  if (reset) begin // 复位计数器和频率计数器
    count_signal <= 0;
    count_clk <= 0;
    freq <= 0;
  end else begin
    count_signal <= count_signal + signal_in;
    count_clk <= count_clk + 1;
    if (count_clk >= 100000000) begin // 每秒钟计算一次频率
      freq <= count_signal;
      freq_out <= freq;
      count_signal <= 0;
      count_clk <= 0;
    end
  end
end

endmodule

该代码模块包括一个计数器模块和一个时钟模块。计数器模块用于对输入信号进行计数，时钟模块用于生成一个固定频率的时钟信号。在时钟模块的每个时钟周期中，计数器模块递增计数器的计数值，当计数器模块计数到设定的值时，时钟模块会发出一个计算频率的信号。在每秒钟进行一次计算后，将测量得到的频率存储在freq变量中，并将其输出到freq_out端口。

需要注意的是，该代码示例仅供参考，具体实现可能会根据不同的应用场景进行调整。