verilog十进制计数

Verilog 中可以使用 $display 或 $monitor 等系统任务来输出十进制计数。

例如，以下代码使用 $display 在每个时钟周期输出计数器的值：

module counter(input clk, input rst, output reg [7:0] count);

always @(posedge clk) begin
    if (rst) begin
        count <= 8'd0;
    end else begin
        count <= count + 1;
    end
end

initial begin
    $display("Count value is %d", count);
end

endmodule

在上面的代码中，计数器被定义为一个 8 位的寄存器，每个时钟上升沿时自增一。然后，使用 $display 在初始化阶段输出计数器的值。

另外，还可以使用 $time 系统任务来输出当前时间戳，如下所示：

module counter(input clk, input rst, output reg [7:0] count);

always @(posedge clk) begin
    if (rst) begin
        count <= 8'd0;
    end else begin
        count <= count + 1;
    end
end

always @(posedge clk) begin
    $display("Time %0d: Count value is %d", $time, count);
end

endmodule

在上面的代码中，$time 用于获取当前时间戳，然后在每个时钟上升沿时输出计数器的值和时间戳。