寄存器堆verilog代码基于vivado

以下是一个简单的 8 位寄存器堆的 Verilog 代码，基于 Vivado：

module register_file(input [2:0] write_reg,
                      input [7:0] write_data,
                      input [2:0] read_reg1,
                      input [2:0] read_reg2,
                      output reg [7:0] read_data1,
                      output reg [7:0] read_data2,
                      input clk, rst);

  // 定义 8 个 8 位寄存器
  reg [7:0] reg_file [7:0];

  always @(posedge clk) begin
    if (rst) begin
      // 将所有寄存器重置为零
      for (int i = 0; i < 8; i = i + 1) begin
        reg_file[i] <= 8'b0;
      end
    end else begin
      // 写操作
      if (write_reg != 3'b000) begin
        reg_file[write_reg] <= write_data;
      end
    end
  end

  // 读操作
  assign read_data1 = reg_file[read_reg1];
  assign read_data2 = reg_file[read_reg2];

endmodule

这个寄存器堆有 8 个 8 位寄存器，可以读取两个寄存器的值并将一个值写入一个寄存器。在时钟的上升沿进行写操作，并在读操作时提供输出。当 `rst` 信号为高电平时，将所有寄存器重置为零。可以根据需要修改此代码，例如更改寄存器数量或添加其他操作。