写个1101序列检测器

1101序列检测器可以用有限状态自动机（FSM）来实现。具体实现方法如下：

1. 定义状态：我们需要定义3个状态，包括起始状态S0、匹配到第一个1的状态S1、匹配到110状态S2以及匹配到完整序列的状态S3。

2. 定义输入：我们需要检测的输入序列是1101。

3. 定义状态转移：根据输入序列中的每个比特位和当前状态，进行状态转移。具体转移规则如下：

- 当前状态为S0，如果输入为0，则保持在S0状态，如果输入为1，则转移到S1状态。
- 当前状态为S1，如果输入为0，则转移到S0状态，如果输入为1，则转移到S2状态。
- 当前状态为S2，如果输入为0，则转移到S0状态，如果输入为1，则保持在S2状态。
- 当前状态为S3，无论输入为何值，都保持在S3状态。

4. 定义输出：当检测到完整的1101序列时，输出为1，否则输出为0。

基于上述规则，我们可以使用Verilog语言来实现1101序列检测器，具体代码如下：

module sequence_detector(input clk, input reset, input data, output reg output);

// 定义状态
parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10, S3 = 2'b11;

// 定义当前状态
reg [1:0] state = S0;

always @(posedge clk or posedge reset)
begin
    if (reset) // 复位
        state <= S0;
    else // 状态转移
        case (state)
            S0: if (data) state <= S1; else state <= S0;
            S1: if (data) state <= S2; else state <= S0;
            S2: if (data) state <= S2; else state <= S3;
            S3: state <= S3;
        endcase
end

// 定义输出
always @(state)
begin
    if (state == S3) // 检测到序列，输出为1
        output = 1;
    else // 未检测到序列，输出为0
        output = 0;
end

endmodule

上述Verilog代码实现了一个简单的1101序列检测器，可以通过仿真验证其正确性。