module ps2_1( input sys_clk, input sys_rst_n, input [7 : 0] in, output done ); // 代码量预计15行 endmodule

这是一个简单的 Verilog 模块，包含一个时钟输入 sys_clk，一个异步复位输入 sys_rst_n，一个 8 位数据输入 in，和一个输出信号 done。

代码如下：

module ps2_1(
    input           sys_clk,
    input           sys_rst_n,
    input   [7:0]  in,
    output          done
);

    // 代码实现
    reg [7:0] counter = 0;

    always @(posedge sys_clk or negedge sys_rst_n) begin
        if (~sys_rst_n) begin
            counter <= 0;
            done <= 0;
        end else begin
            counter <= counter + 1;
            if (counter == in) begin
                done <= 1;
            end
        end
    end

endmodule

这个模块的功能是：在输入的数据 in 等于计数器 counter 的值时，将输出信号 done 置为 1。计数器的初始值为 0，每经过一个时钟周期就加 1。在复位信号 sys_rst_n 为低电平时，将计数器和输出信号都清零。