verilog 逻辑或

### Verilog 中逻辑或运算符 (`||`) 的使用

在 Verilog 中，`||` 表达的是逻辑或操作。此运算符用于两个条件之间，只要其中一个条件为真（即其值为 1），整个表达式的计算结果就为真；只有当这两个条件均为假（即它们的值都是 0）时，该表达式才返回假[^1]。

对于 `||` 运算符而言，它具有短路特性，这意味着一旦左侧的操作数已经决定了最终的结果，右侧的操作数就不会再被评估。例如，在表达式 `(A || B)` 中，如果 A 已经是高电平（True 或者说 '1'），那么无论 B 是什么状态都不会影响到整体判断，因此不会去读取B的状态[^3]。

#### 示例代码展示如何运用逻辑或运算符：

module example_or_operator;
    reg a, b, result;

    initial begin
        // 当任意输入为1时，输出也为1
        a = 0; b = 1; 
        result = (a || b); // 结果会是1
        
        $display("Result when one input is high: %b", result);

        // 只有当所有输入都为0的时候才会得到低电平作为输出
        a = 0; b = 0;
        result = (a || b); // 结果会是0
    
        $display("Result when both inputs are low: %b", result);
        
        // 如果第一个参数已经是true，则第二个参数不再求值
        a = 1; b = 0;
        result = (a || b); // 不管b是什么，这里都会立即得出结论result=1
        
        $display("Short-circuit evaluation with first true operand: %b", result);
    end
endmodule

值得注意的是，`&&` 的优先级要高于 `||` ，所以在混合使用这两种运算符构建复杂布尔表达式时需要注意加括号来明确意图。