verilog乘法器测试文件

以下是一个Verilog乘法器的测试文件示例：

`timescale 1ns / 1ps

module mult4bit_tb;

  // 生成时钟信号
  reg clk = 0;
  always #5 clk = ~clk;

  // 定义输入输出信号
  reg [3:0] a;
  reg [3:0] b;
  wire [7:0] y;

  // 实例化被测试模块
  mult4bit dut(
    .a(a),
    .b(b),
    .y(y)
  );

  // 测试用例
  initial begin
    // 第一个测试用例
    a = 4'b0001;
    b = 4'b0010;
    #10 $display("a=%b, b=%b, y=%d", a, b, y);
    // 第二个测试用例
    a = 4'b0011;
    b = 4'b0100;
    #10 $display("a=%b, b=%b, y=%d", a, b, y);
    // 添加更多测试用例...
  end

endmodule

该测试文件中，首先定义了一个时钟信号，然后定义了输入输出信号。接着实例化了被测试的`mult4bit`模块，并在`initial`块中编写了多个测试用例。每个测试用例都会给输入信号`a`和`b`赋值，并等待一段时间后输出结果`y`。可以通过添加更多测试用例来验证乘法器的正确性。