写一段verilog，变量ad[7:0]循环8次

以下是一段 Verilog 代码，实现了变量 `ad[7:0]` 循环 8 次：

module loop_example(
);
   reg [7:0] ad;
   integer i;
   initial begin
      for (i = 0; i < 8; i = i + 1) begin
         ad = i;
         #10;
      end
   end
endmodule

在这段代码中，我们定义了一个 8 位的变量 `ad` 和一个整数变量 `i`，然后在 `initial` 块中使用 `for` 循环。在每一次循环中，我们将 `i` 的值赋给 `ad`，然后使用 `#10` 让程序暂停 10 时间单位。