在quartus里，用Verilog实现：uart串口通信，接收一个8位数data，让在电脑显示的数据按0、1、data、2的顺序显示

好的，针对你的问题，我可以给出如下的代码示例，供你参考：

module uart_receiver(
    input clk,
    input rst_n,
    input uart_rx,
    output reg [7:0] data_out
);

reg [2:0] state;
reg [3:0] bit_count;
reg [7:0] rx_data;

parameter IDLE = 3'd0;
parameter START = 3'd1;
parameter DATA = 3'd2;
parameter STOP = 3'd3;

assign uart_rx = 1'b1; // 模拟串口输入

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        state <= IDLE;
        bit_count <= 4'd0;
        data_out <= 8'd0;
    end else begin
        case (state)
            IDLE: begin
                if (!uart_rx) begin
                    state <= START;
                    bit_count <= 4'd1;
                end
            end
            START: begin
                if (bit_count < 4'd9) begin
                    rx_data[bit_count-1] <= uart_rx;
                    bit_count <= bit_count + 1;
                end else begin
                    state <= STOP;
                end
            end
            DATA: begin
                // do nothing
            end
            STOP: begin
                if (bit_count < 4'd10) begin
                    bit_count <= bit_count + 1;
                end else begin
                    data_out <= rx_data;
                    state <= IDLE;
                    bit_count <= 4'd0;
                end
            end
        endcase
    end
end

always @(posedge clk or negedge rst_n) begin
    case (state)
        IDLE: begin
            // do nothing
        end
        START: begin
            // do nothing
        end
        DATA: begin
            // do nothing
        end
        STOP: begin
            case (bit_count)
                4'd1: begin
                    $display("0");
                end
                4'd2: begin
                    $display("1");
                end
                4'd3: begin
                    $display("%d", data_out);
                end
                4'd4: begin
                    $display("2");
                end
            endcase
        end
    endcase
end

endmodule

在上面的代码中，我们定义了一个名为 `uart_receiver` 的模块，用来接收串口输入并按照要求进行处理和显示。模块包含了一个有限状态机，用来控制串口输入的接收和处理过程。具体实现中，我们定义了四个状态：`IDLE`、`START`、`DATA` 和 `STOP`，分别代表空闲状态、开始接收状态、数据接收状态和停止位状态。在 `START` 状态中，我们通过计数器 `bit_count` 来逐位接收数据，并将其存储在 `rx_data` 中。在 `STOP` 状态中，我们根据 `bit_count` 的值来进行数据处理和显示，最终按照要求输出数据。

需要注意的是，上述代码仅供参考，具体的实现方式可能会因为不同的硬件平台、操作系统和编程语言而略有不同。另外，由于你并没有提供具体的环境和要求，上述代码也可能并不完全符合你的需求，需要根据实际情况进行修改和调整。同时，你需要在 Quartus 中进行仿真和综合，生成可执行的 FPGA 代码。