vhdl vector乘法

VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。在VHDL中，可以使用向量（vector）类型进行数据操作和计算。

VHDL中的向量乘法是指对两个向量进行逐位相乘，并将结果相加得到一个标量值。下面是一个简单的VHDL代码示例，实现了一个4位向量的乘法：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity vector_multiplier is
    port (
        a, b: in std_logic_vector(3 downto 0);
        result: out std_logic_vector(7 downto 0)
    );
end entity vector_multiplier;

architecture behavioral of vector_multiplier is
begin
    process(a, b)
        variable temp: std_logic_vector(7 downto 0);
    begin
        temp := (a * b);
        result <= temp;
    end process;
end architecture behavioral;

在上述代码中，`a`和`b`是输入的4位向量，`result`是输出的8位向量。通过使用`*`运算符，可以对`a`和`b`进行逐位相乘，并将结果存储在临时变量`temp`中。最后，将`temp`赋值给输出端口`result`。