在modelsim中编写半加器和全加器的三种建模方式代码

在ModelSim这款高级模拟器中，我们可以使用Verilog语言来设计数字逻辑电路，如半加器和全加器。以下是三种常见的建模方式以及简化的示例代码：

1. **结构化描述** (Structural Modeling):

module half_adder(
    input wire A, B,
    output reg sum, carry_out
);
    // 定义半加器模块
    half_adder_cell h_add;
    assign {sum, carry_out} = h_add(A, B);
endmodule

module half_adder_cell(
    input wire a, b,
    output reg out_sum, out_carry
);
    // 实现具体的门级电路
    xor Gate Xor(a, b, out_sum);
    and Gate CarryGen(a, b, out_carry);
endmodule

2. **行为描述** (Behavioral Modeling) 直接描述功能：

module half_adder(
    input wire A, B,
    output reg [1:0] sum, carry_out
);
    always @* begin
        if (A & B)
            sum[0] <= 1'b0;
        else if (!A & !B)
            sum[0] <= 1'b0;
        else
            sum[0] <= 1'b1;

        carry_out <= (A | B) ^ sum[0];
    end
endmodule

3. **组合逻辑描述** (Combining the two):

module half_adder(
    input wire A, B,
    output reg [1:0] sum, carry_out
);
    localparam SUM = 1'b0, CARRY = 1'b0;
    always @(posedge clk or negedge resetn) begin
        if (~resetn) begin
            sum <= SUM;
            carry_out <= CARRY;
        end else begin
            if (A & B)
                sum <= SUM;
            else if (!A & !B)
                sum <= SUM;
            else
                sum <= SUM + 1'b1;

            carry_out <= (A | B) ^ sum[0];
        end
    end
endmodule

这里假设存在一个全局时钟`clk`和复位信号`resetn`。