数字秒表抢答器verilog代码实现

以下是一个基于FPGA的数字秒表抢答器的Verilog代码实现示例：

module countdown_timer(
  input clk,             // 时钟信号
  input reset,           // 复位信号
  input start,           // 启动信号
  input [1:0] key,       // 抢答器按键输入
  output [3:0] disp,     // 数码管输出
  output enable          // 抢答器使能信号
);

reg [23:0] counter;      // 秒表计数器
reg [3:0] digit;         // 数码管显示值
reg [1:0] state;         // 状态机状态
reg enable;              // 抢答器使能信号

parameter [3:0] NUMBERS [10] = {   // 数码管数字编码
  4'b0010,  // 0
  4'b1111,  // 1
  4'b0110,  // 2
  4'b1010,  // 3
  4'b1101,  // 4
  4'b1001,  // 5
  4'b0001,  // 6
  4'b1110,  // 7
  4'b0000,  // 8
  4'b1000   // 9
};

parameter [1:0] STATES [3] = {     // 状态机状态编码
  2'b00,    // 等待启动
  2'b01,    // 计时
  2'b10     // 显示抢答结果
};

always @ (posedge clk) begin
  if (reset) begin
    counter <= 0;
    digit <= 0;
    state <= STATES[0];
    enable <= 0;
  end else begin
    case (state)
      STATES[0]: begin  // 等待启动
        if (start) begin
          counter <= 0;
          state <= STATES[1];
        end
      end
      STATES[1]: begin  // 计时
        if (counter >= 24000000) begin  // 1秒
          counter <= 0;
          digit <= digit + 1;
        end else begin
          counter <= counter + 1;
        end
        if (key != 2'b00) begin  // 抢答器按键触发
          state <= STATES[2];
          enable <= 1;
        end
      end
      STATES[2]: begin  // 显示抢答结果
        digit <= key;
        enable <= 0;
        state <= STATES[0];
      end
    endcase
  end
end

assign disp = NUMBERS[digit];

endmodule

这个代码实现一个简单的秒表计数器，可以通过按键触发抢答器。在等待启动状态下，按下启动信号后，计时状态开始计时。如果在计时状态下按下抢答器按键，状态机会转移到显示抢答结果状态，并将抢答器按键值显示在数码管上。最后，状态机会回到等待启动状态。