、设计具有异步复位端和同步使能端的四位十六进制加法计数器， 功能与74LS161相同， 完成程序设计

设计一个具有异步复位（ASYNC）和同步使能（EN）的四位十六进制加法计数器，通常需要参考74LS161的功能，这是一个常见的计数器IC，但我们可以手动构建或使用Verilog/HDL等硬件描述语言来实现这个功能。

首先，我们需要明确几个基本步骤：

1. **计数器结构**：
- 使用4个D触发器（D-Type Flip-Flops）组成一个四位计数器，每个触发器对应一位。
- 异步复位ASYN用于清零计数器，当ASYN为高电平时，所有触发器的状态都会复位到0。
- 同步使能EN用于启动和停止计数，当EN为低电平（一般为0）时，计数器不会增加；EN为高电平时，计数开始，并且每次计数周期结束时，计数会递增。

2. **状态机**：
- 设定初始状态（例如0000），然后编写状态转移表，包括计数、保持、预置和清除状态。
- 需要注意的是，异步复位会直接跳过当前状态到下一次的复位状态，而同步使能则会在下一个计数周期结束后更新计数值。

3. **编码规则**：
- 对于十六进制计数，你需要将每一位映射到二进制，比如0对应0000，1对应0001，F对应1111。

4. **Verilog/HDL实现**：

   module hex_counter (
       input wire clk,      // 主时钟输入
       input wire async_reset, // 异步复位
       input wire sync_en,     // 同步使能
       output reg [3:0] count_output // 计数输出
   );

   always @(posedge clk or posedge async_reset) begin
       if (async_reset) begin
           count_output <= 4'b0;
       } else if (sync_en) begin
           case(count_output)
               4'b0: count_output <= 4'b1;   // 下一个状态为1
               ... // 继续添加其他状态转移逻辑
               default: count_output <= count_output + 4'b1;  // 每次计数递增
           endcase
       end
   end

   endmodule