output reg

在硬件描述语言（HDL）如Verilog中，`output reg`是一种语法结构，用于声明一个输出端口，并且将该端口定义为寄存器类型。在Verilog中，寄存器类型通常用于描述时序逻辑或具有保持功能的电路元件，如触发器、锁存器或计数器等。

在使用`output reg`时，需要注意以下几点：

1. `output`关键字表明该信号是一个输出信号，它可以从模块内部发送信号到模块外部。
2. `reg`关键字表示这个输出端口的数据类型是寄存器类型。这并不意味着它一定与物理寄存器对应，而是表明可以在连续赋值语句中使用这个信号。在Verilog中，`reg`类型的变量常用于描述需要在仿真中保存状态的变量。
3. 在时序电路设计中，如果一个信号在always块内被赋值，通常需要将其声明为`reg`类型，因为always块代表的是时序逻辑。
4. 在组合逻辑中，输出信号也可以使用`reg`类型，但这种用法仅限于always块内部的连续赋值。

例如，一个简单的模块可能如下所示：

module my_module(
    input wire clk,  // 输入时钟信号
    input wire rst_n, // 异步复位信号，低电平有效
    output reg out_signal // 输出信号，声明为寄存器类型
);

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        out_signal <= 1'b0; // 异步复位逻辑
    end else begin
        out_signal <= some_other_signal; // 时序逻辑中对输出信号的赋值
    end
end

endmodule