基于FPGA用VHDL语言编写的超声波测距模块的代码

下面是一个简单的基于FPGA的超声波测距模块的VHDL代码示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity UltrasonicDistance is
    Port (
        clk         : in  std_logic;
        trig        : out std_logic;
        echo        : in  std_logic;
        distance    : out std_logic_vector(7 downto 0)
    );
end UltrasonicDistance;

architecture Behavioral of UltrasonicDistance is
    signal timer : unsigned(23 downto 0) := (others => '0');
    signal pulse : std_logic := '0';

begin

    process(clk)
    begin
        if rising_edge(clk) then
            if pulse = '1' then
                timer <= timer + 1;
            end if;
        end if;
    end process;

    process(timer, echo)
    begin
        if echo = '1' then
            distance <= std_logic_vector(timer);
        else
            distance <= (others => '0');
        end if;
    end process;

    trig <= pulse;

    process(clk)
    begin
        if rising_edge(clk) then
            if timer = 0 then
                pulse <= '1';
                timer <= 1;
            elsif timer = 1000 then
                pulse <= '0';
            end if;
        end if;
    end process;

end Behavioral;

这个模块包含了一个时钟信号 `clk`，一个触发信号 `trig`，一个回响信号 `echo`，以及一个距离信号 `distance`。当 `trig` 信号为高电平时，触发超声波发送；当 `echo` 信号为高电平时，表示超声波已经回响，此时将计时器的值赋给 `distance` 信号。

以上代码仅为示例，实际使用时还需根据硬件平台和具体需求进行适配和调整。