systemverilog 借口

### SystemVerilog 接口使用教程

#### 1. 接口定义与作用
SystemVerilog接口提供了一种机制，用于封装信号声明及其属性，并允许将这些信号作为一组传递给模块或程序块。这使得测试平台和设计之间的交互更加清晰、简洁。

#### 2. 定义接口
通过`interface`关键字创建一个新的接口类型。可以在其中声明逻辑信号、总线宽度以及任何其他必要的参数。还可以在此处定义函数原型以便稍后实现它们。

// 定义一个名为my_interface的接口
interface my_interface;
    logic clk;      // 时钟信号
    logic rst_n;    // 复位信号,低电平有效
    wire [7:0] data;// 数据总线
    
    // 可选：定义任务或功能
endinterface : my_interface

#### 3. 实现接口内的方法
如果希望在接口内部定义某些行为，则可以通过modport指定哪些成员属于特定的方向（输入/输出），并为这些端口编写相应的任务或函数。

interface my_interface_with_methods();
    logic req, gnt;

    modport master (
        output req,
        input  gnt
    );

    modport slave (
        input  req,
        output gnt
    );
    
    task automatic send_request(input bit enable);
        if(enable) req = 1'b1;
        @(posedge clk); 
        req = 1'b0;
    endtask
endinterface : my_interface_with_methods

#### 4. 将接口实例化到顶层模块中
为了使接口能够在整个仿真环境中被访问，在顶级testbench或其他容器模块内对其进行实例化是非常重要的。

module top_tb;
    // 创建实际物理连线
    reg tb_clk;
    always #5 tb_clk = ~tb_clk;

    // 实例化自定义接口
    my_interface uut_if();

    // 驱动器连接至该接口
    assign uut_if.clk = tb_clk;

    // 测试代码...
endmodule : top_tb

#### 5. 在DUT和TestBench之间共享接口
一旦有了上述设置之后就可以轻松地让多个组件共用同一个通信通道而无需重复布线工作了。只需简单地把已经建立好的接口对象传入各个子模块即可完成链接操作[^1].

program test_program(my_interface.tb_test vif);
initial begin
    // 初始化过程...
    @vif.driver_cb;
    repeat (5) vif.driver_cb;
end
endprogram 

// 设计单元(DUT)
module dut(
    input wire clk,
    input wire reset,
    interface i_intf
);

always_ff @(posedge clk or negedge reset)
begin
    if (!reset)
        // Reset actions here.
    else
        // Normal operation code goes here.
end

assign i_intf.data_out = some_internal_signal;
endmodule : dut