能提供一个关于4选1数据选择器的RTL逻辑设计原理图和综合后的电路图示例吗？

4选1数据选择器是一种数字逻辑元件，用于从四个输入信号中选择一个输出。它通常由组合逻辑电路组成，包括控制信号和数据输入端。当给定特定的控制信号（如二进制编码，比如00对应第一个输入，01对应第二个输入等），它会选择相应的数据作为输出。

设计原理图会显示以下几个部分：
1. 输入端：A、B、C和D，分别接收四个数据输入。
2. 控制端：一般是一个二位的选择控制线，比如S0和S1，每个位可以独立选择0或1。
3. 输出端：Y，连接到数据线，只有当接收到正确的控制信号时才会输出对应的输入数据。

例如，在Verilog HDL语言中，这样的逻辑设计可能如下所示：

module selector(
    input [1:0] sel,   // 选择信号
    input [3:0] data_in,  // 输入数据
    output reg data_out  // 输出数据
);
assign data_out = case(sel)
    when (2'b00) data_in[0]; // 选择A
    when (2'b01) data_in[1]; // 选择B
    when (2'b10) data_in[2]; // 选C
    default      data_in[3]; // 选D
endcase;
endmodule

综合后的电路图（Synthesized schematic）将由硬件描述语言工具（如Vivado或Quartus II）基于上述Verilog代码生成，它将展示具体的门级逻辑结构，如AND、OR、MUX等元件如何连接实现功能。