divider gater
时间: 2024-04-25 10:22:30 浏览: 7
引用\[1\]中提到了分频器的级联和使用enable来级联的好处。通过使用enable来级联分频器模块,可以减少每一级的clock divider引入的延迟,并且保证每一级的输出分频clock对clk_src只有一个clock gater延迟,这对时钟树综合有很大的帮助。此外,使用clock gater进行分频还可以保证输出没有glitch。\[1\]
引用\[2\]中介绍了clock gating技术的基本原理。每个clock gater都有一个使能端enable,当enable为1时,clock gater是通的,会通过一个clk_src的脉冲。因此,利用clock gater进行分频的思路是,在N个clk_src周期内,使得clock gater的enable持续一个周期,这样就会产生一个脉冲,脉冲的宽度为clk_src的半周期。基于clock gater的分频器电路图也很简单,只需要一个计数器和一个AND门。\[2\]
引用\[3\]中提到了2分频电路的实现方法。通过一个Flop和一个反相器(如果Flop自带Q反端则不需要反相器),可以实现2分频。如果需要4分频,可以将2分频电路的输出再接一个2分频电路,以此类推可以得到更高的分频比。然而,这种级联的方法存在一个隐含的缺陷,具体内容在引用中未提及。\[3\]
综上所述,divider gater是指使用clock gater进行分频的技术。通过使用enable来级联分频器模块,可以减少延迟并保证时钟树综合的效果。同时,基于clock gater的分频器电路简单且输出没有glitch。然而,级联分频器的方法存在一些隐含的缺陷,具体内容需要进一步了解。
#### 引用[.reference_title]
- *1* *2* *3* [verilog奇偶、小数分频](https://blog.csdn.net/spx1164376416/article/details/124399102)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insert_down28v1,239^v3^insert_chatgpt"}} ] [.reference_item]
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