show me the code verilog example

以下是一个 Verilog 的例子：

module adder(input [7:] a, input [7:] b, output [8:] sum);
assign sum = a + b;
endmodule

这是一个简单的加法器，它将两个 8 位的二进制数相加，并将结果输出到一个 9 位的二进制数中。