////////////////////////////////////////////////////////////////////////////////// module clk_divider( input wire clk,//时钟 input wire reset,//复位 output reg clk_50Hz, output reg clk_100Hz, output reg clk_1000Hz ); reg [23:0]count; always@(posedge clk or posedge reset) begin if(reset) begin count<=0; clk_50Hz<=0; clk_100Hz<=0; clk_1000Hz<=0; end else begin count<=count+1; if(count==2000000) begin count<=0; clk_50Hz=~clk_50Hz; end if(count==1000000) begin clk_100Hz=~clk_100Hz; end if(count==100000) begin clk_1000Hz=~clk_1000Hz; end end end endmodule

这是一个Verilog HDL编写的时钟分频器模块。它接受一个时钟信号和一个复位信号，并输出三个不同频率的时钟信号：50Hz、100Hz和1000Hz。在模块中，使用一个计数器（count）来计算时钟脉冲的个数，并根据计数器的值来生成不同频率的时钟信号。当计数器达到一定值时，对应的时钟信号会反转其电平状态。同时，在复位信号被触发时，所有时钟信号都会被置零，并将计数器清零。