请对如下脚本进行补充说明（数字设计中的ECO流程脚本）：start "innovus" source Design globals set init_verilog file init_design loadFPlan Design ecoDefIn -postMask -reportFile InDefeco.rpt ./Design.def specifySpareGate -inst SPARE* ecoPlace -useSpareCells {true | false}] addTieHiLo -postMask {true} -cell "CellName" loadIoFile DesignName_New.save.io setNanoRouteMode -quiet -drouteUseMultiCutViaEffort high ecoRoute -ignore_route signal -modifyOnlyLayers 1:2 source final_check.tcl ## Design saveDesign $OUTPUT_PATH/${DESIGN_TOP}_${TIME}.enc ## Save DEF/GDS File defOut -floorplan -netlist -routing $DEF_FILE streamOut $OUTPUT_PATH/${DESIGN_TOP}.gds -mapFile $GDS_MAP

这个脚本是用于数字电路设计中的ECO流程，其中包含以下步骤：

1. 打开Innovus软件。
2. 设置全局变量，并指定初始的Verilog文件和设计文件。
3. 加载FPlan文件，指定ECO定义文件，执行后续的后光刻处理操作，同时生成报告文件。
4. 指定备用门，并执行布局操作，可以选择是否使用备用单元。
5. 添加接地和电源连线，同时可以选择是否在后光刻处理中执行此操作。
6. 加载新的IO文件，以更新设计。
7. 设置纳米路由模式，并执行路由操作，可以选择是否忽略某些信号，同时可以选择修改哪些图层。
8. 执行最终的检查操作，并保存设计。
9. 保存DEF/GDS文件，并将GDS文件导出。

这个脚本的具体实现和使用方法可能会因不同的设计和需求而有所不同，需要根据实际情况进行相应的修改和调整。