verilog中task的书写格式

Verilog中task是一种自定义的可重用行为模块，用于执行特定的任务。下面是task的基本格式：

task task_name (input [data_type] input_name1, ..., input [data_type] input_nameN, output [data_type] output_name1, ..., output [data_type] output_nameM);
  // task内部的逻辑代码
endtask

其中，`task_name`是task的名称，`input_name`和`output_name`是输入和输出参数的名称，`data_type`是数据类型，可以是wire、reg等。输入和输出参数可以有多个，用逗号隔开。任务内部的逻辑代码可以包含各种Verilog语句，如分支、循环、赋值等。

下面是一个简单的task例子：

task adder (input [7:0] a, input [7:0] b, output reg [7:0] sum);
  begin
    sum = a + b;
  end
endtask

这个task名为`adder`，有两个输入参数`a`和`b`，一个输出参数`sum`，输入输出参数都是8位宽。任务内部的逻辑代码实现了两个数的加法，并将结果赋值给输出参数`sum`。