UART串口通信，接收三个数据，在电脑上显示，Verilog

下面是一个简单的 Verilog 代码，用于从串口接收三个数据并将其显示在电脑上。这个代码使用了一个 UART 模块，该模块可以将串口数据传输到 FIFO 缓冲区中，然后将其传输到电脑上。

module uart_rx_display(
    input clk,
    input reset,
    input rx,
    output reg [7:0] data_out
);

// UART模块实例化
uart_rx uart_inst(
    .clk(clk),
    .reset(reset),
    .rx(rx),
    .rx_data(rx_data),
    .rx_valid(rx_valid)
);

reg [2:0] state;
reg [7:0] data_1, data_2, data_3;

// 状态机
always @(posedge clk) begin
    if (reset) begin
        state <= 0;
        data_1 <= 0;
        data_2 <= 0;
        data_3 <= 0;
    end else begin
        case(state)
            0: begin
                if (rx_valid) begin
                    data_1 <= rx_data;
                    state <= 1;
                end
            end
            1: begin
                if (rx_valid) begin
                    data_2 <= rx_data;
                    state <= 2;
                end
            end
            2: begin
                if (rx_valid) begin
                    data_3 <= rx_data;
                    state <= 3;
                end
            end
            3: begin
                data_out <= data_1;
                $display("Data 1: %h", data_1);
                data_out <= data_2;
                $display("Data 2: %h", data_2);
                data_out <= data_3;
                $display("Data 3: %h", data_3);
                state <= 0;
            end
        endcase
    end
end

endmodule

在此代码中，我们实例化了一个名为 `uart_rx` 的 UART 模块，并将其连接到 `rx` 输入端口。UART 模块将接收到的数据传输到 `rx_data` 和 `rx_valid` 端口中。

然后，我们使用一个简单的状态机来接收三个数据。在状态 0 中，我们等待第一个数据并将其存储在 `data_1` 变量中。在状态 1 中，我们等待第二个数据并将其存储在 `data_2` 变量中。在状态 2 中，我们等待第三个数据并将其存储在 `data_3` 变量中。

一旦我们收到了第三个数据，我们将所有三个数据显示在电脑上，然后将状态机返回到状态 0，以等待下一组三个数据的接收。