用Verilog HDL中用if语句实现数据选择器三选一

在Verilog HDL中，你可以使用`if-else if-else`语句来实现一个简单的三选一数据选择器，也称为Mux（Multiplexer）。这里是一个基本的例子：

module data_selector(
    input wire [7:0] select,     // 选择信号
    input wire [7:0] input_a,    // 第一个输入
    input wire [7:0] input_b,    // 第二个输入
    input wire [7:0] input_c,    // 第三个输入
    output reg [7:0] output     // 输出
);
begin
    if (select == 0) begin   // 当select = 0时，选择input_a
        output <= input_a;
    end else if (select == 1) begin
        output <= input_b;   // 当select = 1时，选择input_b
    end else if (select == 2) begin
        output <= input_c;   // 当select = 2时，选择input_c
    end else begin            // 如果select不在[0,1,2]范围内，则默认输出第一个输入
        $error("Invalid select signal value");
    end
end
endmodule

在这个模块中，`select`信号决定了要从`input_a`, `input_b`, 或`input_c`中选择哪一个作为输出。每个`else if`分支对应一个选择条件，并将相应的输入赋值给`output`。