verilog中模块由几个部分构成？端口分为几种？模块的功能描述可以由哪几类语句或语句块组成？它们出现的顺序会不会影响功能的描述？最基本的verilog变量有哪几种类型？always块中被赋值的变量必须是什么类型的？

Verilog中的模块通常由模块声明、端口声明、内部信号声明和行为描述组成。端口分为input、output、inout和wire四种类型。模块的功能描述可以由组合逻辑、时序逻辑、过程块和任务组成。它们的出现顺序通常不会影响功能的描述。最基本的Verilog变量类型包括wire、reg、integer、real、time等。在always块中被赋值的变量必须是reg类型的。