把文件名got10k和绝对路径/root/workspace/wdl/Stark-main/data/got10k加在这段代码里ltr_path = os.path.join(os.path.dirname(os.path.realpath(__file__)), '..')
时间: 2023-05-16 20:05:14 浏览: 142
ModelSimz-Xilinx.rar_VHDL/FPGA/Verilog_VHDL_
可以这样修改代码:
ltr_path = os.path.join(os.path.dirname(os.path.realpath(__file__)), '..', 'data', 'got10k')
abs_path = '/root/workspace/wdl/Stark-main/data/got10k'
```
其中 `ltr_path` 是相对路径,`abs_path` 是绝对路径。
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